IMPLEMENTATION SUR FPGA D’UN ALGORITHME DE DEBRUITAGE EN UTILISANT 1D-DWT
| dc.contributor.author | ABDELHAKIM SAHOUR | |
| dc.date.accessioned | 2023-03-27T10:04:28Z | |
| dc.date.available | 2023-03-27T10:04:28Z | |
| dc.date.issued | 2013 | |
| dc.description.abstract | Le traitement du signal fait l’objet de recherche dans la plus part des laboratoires d’électronique, souvent depuis leurs premières années d’existence. Les travaux sont intensifiés avec l’apparition du traitement numérique du signal. Le débruitage est une méthode indispensable dans le traitement du signal. L’implémentation de la transformé en ondelettes ainsi que le choix de la fonction de seuillage ont été décortiquées et étudiées dans un souci de satisfaire les contraintes de l’application ciblée. Ces contraintes sont généralement le temps réel, latence ou débit des traitements, mais encore le coût de l’architecture dédiée ou la consommation du système mis en œuvre. Quelle que soit la cible, FPGA ou DSP…. Il reste une phase de transformation sémantique difficile qui consiste à passer du type abstrait des variables manipulées par notre algorithme (variables réelles, complexes, entières ..etc) à un type logique comme, par exemple, le vecteur de bits qui sera admis pour le système RTL (register transfert logic). Aujourd’hui, la maitrise des nouvelles technologies submicroniques, qui permet l’intégration à haute densité de dizaines de millions de transistors sur le même mono-chip, a induit l’apparition d’une nouvelle étape de conception qui repose sur la synthèse comportementale pouvant être assimilée à la conception de code source sur les dernières générations de DSP et FPGA. Elle consiste, à partir de la spécification comportementale d’un algorithme, à générer une représentation interne (Elément Logique) au niveau des Registres Logiques de Transfert (RTL). Le généré relève des techniques de compilation (analyse lexicale et syntaxique en VHDL, propagation de constants, etc…) Tandis que les transformations et les conversions reposent sur des méthodes comme l’ordonnancement et l’affectation ou l’assignement de composants en vue de satisfaire les contraintes de cette application, en particulier, le traitement en temps réel. | |
| dc.identifier.uri | https://dspace.univ-annaba.dz//handle/123456789/2424 | |
| dc.language.iso | fr | |
| dc.title | IMPLEMENTATION SUR FPGA D’UN ALGORITHME DE DEBRUITAGE EN UTILISANT 1D-DWT | |
| dc.type | Thesis | |
| dspace.entity.type |