Compression d’images sous la contrainte de l’énergie appliquée aux réseaux de capteurs sans fil
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Date
2019
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Abstract
Les travaux présentés dans cette thèse s’inscrivent dans le cadre de développement de
méthodes de compression d’images tenant compte de l’efficacité énergétique dans le contexte
des réseaux de capteur sans fil. L’objectif principal est de réduire la consommation d’énergie
des nœud-capteurs et donc, de maintenir une longue durée de vie du réseau.
La contribution de cette thèse porte principalement sur la réduction de la complexité
algorithmique du standard de compression d’images JPEG. Cet algorithme est très gourmand
en temps et en énergie à cause de sa complexité élevée, et plus précisément, en raison de la
complexité de son étape de transformation en cosinus discrète (DCT). Afin d’adapter cet
algorithme aux contraintes particulières des réseaux de capteurs sans fil, nous avons proposé
de réduire la complexité calculatoire de la DCT en combinant une méthode de DCT
approximative avec une approche de sélection zonale des coefficients. Le but de la première
est de réduire le coût de calcul de la DCT en n’employant que des opérations d’addition au
lieu des opérations coûteuses de multiplication, tandis que la seconde vise à calculer
uniquement les coefficients de basse fréquence les plus importants. Un algorithme pour le
calcul rapide de la DCT proposée est développé. Seulement dix opérations d’addition sont
requises pour le calcul de la transformation directe et inverse. La DCT proposée présente une
complexité de calcul extrêmement faible tout en maintenant des performances de
compression d’images compétitives par rapport aux méthodes de l’état de l’art. Des
expériences de simulation de l’implémentation logicielle sont fournies en vue de prouver
l’efficacité de notre proposition en termes de temps d’exécution, mémoire requise et
consommation d’énergie en comparaison avec les méthodes de l’état de l’art. Les travaux
expérimentaux ont été effectués en considérant le microcontrôleur Atmel ATmega128
embaqué sur le nœud-capteur Mica2 et MicaZ. Une architecture matérielle parallèle-pipelinée
pour le calcul de la DCT proposée est également conçue. Cette architecture est implémentée
sur un circuit FPGA Xilinx Virtex-6 XC6VSX475T-2ff1156 et évaluée pour l’utilisation des
ressources matérielles, consommation d’énergie et performance temps réel. Toutes les
mesures que nous avons étudiées ont montré des avantages évidents du design proposé par
rapport aux concurrents de l’état de l’art.