BENHAOUES Atef2022-12-142022-12-142016-03-12https://dspace.univ-annaba.dz//handle/123456789/805Dans un contexte de multiplication des normes de télécommunications aux spécifications distinctes, nos travaux de recherche définissent une architecture reconfigurable pour des terminaux radio multistandard. Aujourd’hui les multiples normes et standards de télécommunications envahissent nos vies quotidiennes. Par conséquent le défi actuel est de concevoir de nouvelles architectures entièrement numériques, en plus elles sont capables de prendre en charge de nombreuses fonctions, cela conduit à éviter l'utilisation de nombreux circuits pour ces différentes fonctions. La radio logicielle a été créée pour fournir à l’utilisateur un terminal unique capable de naviguer entre les multiples standards de radiocommunication. Les premiers travaux de la radio logicielle supposent qu’avec un processeur généraliste on peut supporter l’ensemble des traitements nécessaires de plusieurs standards. Cependant l’utilisation d’un processeur généraliste ne répond pas à plusieurs contraintes tels que, la consommation, l’occupation de ressources matérielles et la puissance de calcul. Afin d'accéder à la combinaison "reconfiguration temps réel/généricité du terminal", nous avons choisi la technique de la paramétrisation et l’approche d’opérateur commun. Cette technique demande à faire une synthèse des travaux concernant les architectures numériques pour la modulation et le codage canal pour les différents standards et normes, dont le but est de trouver les similarités entre les différentes architectures. Ces similarités permettent de définir des blocs génériques pouvant être réutilisés facilement par un simple téléchargement de paramètres. Ceci permet d’obtenir un équipement multistandards reconfigurable et évolutif tout en limitant l’occupation en ressource matérielle et le temps de reconfiguration. Dans ce travail de thèse, nous avons identifié les similarités entre les unités de désétalement dans le récepteur Rake, la cellule de l’algorithme Cordic et l'élément de traitement (PE) pour le FFT-SDF (Fast Fourier Transform path Single Delay Feedback) pour proposer une architecture générique capable de prendre en charge les trois fonctionnalités. L'architecture proposée est codée en utilisant le VHDL sur un FPGA Virtex-5 et les résultats sont comparés à des travaux similaires. La mise en œuvre démontre que l'architecture proposée peut fournir une forte réduction de la consommation en logique dans le FPGA avec une très haute fréquence de travail. L’architecture proposée peut facilement prendre en charge d’autres fonctions comme le décodage de Viterbi. Dans la deuxième partie de ce manuscrit nous avons proposée deux architectures versatiles et génériques : la première architecture proposée est utilisée pour la modulation numérique de plusieurs types de modulation (QAM, PSK et FSK). La deuxième architecture proposée est utilisée pour la démodulation numérique, le code de convolution et le code de brouillage (Gold). Les deux architectures montrent une très faible consommation en ressource dans le FPGA et une fréquence de fonctionnement très grande.fr